Đồ án này nói về điều gì?
Mỗi lần CPU đọc một bit từ bộ nhớ SRAM, nó dựa vào một mạch nhỏ gọi là sense amplifier để "đọc" được tín hiệu điện áp cực nhỏ (chỉ vài chục milivolt) và khuếch đại thành mức logic 0/1 rõ ràng — thật nhanh và thật tin cậy.
Đồ án thiết kế khối sense amplifier đó ở mức transistor, tối ưu cho chế độ low-power (tín hiệu nhỏ, điện áp thấp), rồi đánh giá nghiêm ngặt xem nó có thực sự đáng tin cậy khi gặp sai số sản xuất và điều kiện vận hành khắc nghiệt hay không.
Tập trung vào core sense amplifier: cặp bitline BL/BLB được mô hình kiểu SRAM-style (precharge gần VDD, một phía bị kéo xuống một lượng nhỏ DVBL). Không thiết kế toàn bộ mảng SRAM, bitcell hay mạch ngoại vi.
Đánh đổi giữa năng lượng và độ tin cậy
Để tiết kiệm năng lượng, SRAM low-power chỉ tạo ra một sai biệt điện áp rất nhỏ trên bitline. Nhưng tín hiệu càng nhỏ, mạch càng dễ "đọc nhầm". Đó chính là bài toán trung tâm.
Tín hiệu vào nhỏ
DVBL chỉ vài chục mV để giảm năng lượng nạp/xả bitline — nhưng biên độ quyết định cũng nhỏ theo.
Điện áp thấp
Giảm VDD tiết kiệm điện nhưng làm yếu overdrive transistor, chậm quá trình tái sinh tín hiệu.
Offset & mismatch
Sai khác ngẫu nhiên giữa các transistor tạo offset. Khi offset ≳ DVBL, mạch quyết định sai bit.
Kickback & nhiễu
Dòng quá độ lớn "đá ngược" về đầu vào, ảnh hưởng chính tín hiệu cần đo khi nhiều SA chạy song song.
💡 Điểm mấu chốt: một mạch chạy tốt ở điều kiện lý tưởng (nominal) chưa chắc tin cậy khi xét biến thiên sản xuất. Vì vậy đồ án luôn phân biệt rõ ba mức đánh giá ở phần tiếp theo.
Ba lớp đánh giá — không nhầm lẫn
Đóng góp phương pháp luận quan trọng nhất của đồ án: mỗi con số phải đi kèm "nó thuộc lớp đánh giá nào". Một thiết kế chỉ thực sự robust khi vượt qua cả ba.
Nominal
Điều kiện điển hình (TT, 27°C, VDD danh định). Trả lời: mạch có chạy đúng không? Dễ pass nhất — nhưng ít ý nghĩa về độ tin cậy.
PVT Corner
9 góc = {TT,FF,SS} × {−40,25,125°C}, quét cả VDD. Trả lời: mạch có sống sót qua biến thiên toàn cục không? Góc SS_125 thường khắc nghiệt nhất.
Monte-Carlo Yield
500 mẫu mismatch ngẫu nhiên / điểm. Trả lời: trong sản xuất thực tế, bao nhiêu % chip đọc đúng? Đây mới là độ tin cậy thật.
📌 Ví dụ thực tế trong đồ án: StrongARM baseline pass nominal xuống tới DVBL = 5mV ở VDD = 1V. Nhưng Monte-Carlo tại DVBL = 10mV chỉ đạt 71.8% yield. Vì vậy không thể kết luận mạch "robust ở 5mV" — phải tách bạch rõ ràng.
Từ baseline đến kiến trúc mở rộng
Một mạch tham chiếu vững chắc, một hướng thăm dò, và một kiến trúc mở rộng — tất cả thiết kế & mô phỏng trên Cadence Virtuoso với GPDK45nm.
StrongARM Latch
Dynamic latch kinh điển (Razavi 2015): zero static power, output rail-to-rail, offset chủ yếu do một cặp vi sai duy nhất. Được chọn làm chuẩn so sánh nhờ bộ số liệu đầy đủ & ổn định nhất.
- Yield: 99.8% @50mV · 95.0% @30mV · 71.8% @10mV
- PVT robust: VDD = 0.7V @ DVBL = 50mV
- T_SENSE = 54.45ps · E = 4.019fJ (0.8V, 50mV)
Double-tail Dynamic Latch
Tách tầng input và tầng latch để (về lý thuyết) giảm kickback & hỗ trợ low-voltage. Nhưng trong hiện thực này, timing giữa hai tầng chưa tối ưu nên latch bật quá sớm — mismatch chi phối quyết định.
- Output full-swing nhưng nhiều mẫu sai chiều
- Monte-Carlo yield < 60% @30mV → không chọn
- Bài học: topology chỉ là một nửa bài toán — timing quan trọng không kém
Preamp-assisted StrongARM + NAND SR-latch
Thêm tầng tiền khuếch đại động để tăng sai biệt trước khi vào core, cùng NAND SR-latch giữ output static. Tách clock PCH / PA_EN tạo cửa sổ tiền khuếch đại rất ngắn trước SAE.
- 98.8% yield @30mV (494/500) — vượt baseline 95.0%
- Cải thiện rõ ở vùng moderate low-swing
- Thêm bậc tự do về timing & sizing preamp
Số liệu mô phỏng tương tác
Toàn bộ rút ra từ Cadence Spectre. Di chuột (hoặc chạm) lên biểu đồ để xem chi tiết.
Bảng đầy đủ — Monte-Carlo yield (500 mẫu, Errors = 0)▸
| DVBL | StrongARM | Double-tail | Preamp PA4 | Điều kiện |
|---|---|---|---|---|
| 10 mV | 71.8% | ~50% | 59.6% | VDD 0.8V · POL+1 |
| 30 mV | 95.0% | <60% | 98.8% | VDD 0.8V · POL+1 |
| 50 mV | 99.8% | — | 98.6% | VDD 0.8V · POL+1 |
Bảng đầy đủ — Sizing final StrongARM (đơn vị: finger, Wunit=150nm, L=45nm)▸
| Nhóm | Transistor | Finger | Vai trò |
|---|---|---|---|
| Input pair | M1 / M2 | 12 | Nhận BL/BLB, tạo dòng vi sai |
| NMOS regen | M3 / M4 | 8 | Phản hồi dương tại P/Q |
| PMOS regen | M5 / M6 | 8 | Restore output về VDD |
| Tail | M7 | 10 | Điều khiển evaluate (SAE) |
| Precharge | S1–S4 | 2 / 3 | Reset node về VDD |
Monte-Carlo Yield Explorer
Kéo các thanh trượt để xem yield thay đổi thế nào theo DVBL và VDD. Mô hình Gaussian được hiệu chỉnh theo chính số liệu đo của đồ án (σ_offset ≈ 18mV cho StrongARM).
* Mô hình Gaussian hiệu chỉnh theo số liệu đo, dùng để minh họa trực quan — không phải mô phỏng Spectre trực tiếp.
Bốn pha hoạt động của StrongARM
Bấm từng pha để xem mạch khuếch đại một sai biệt mV thành mức logic rail-to-rail như thế nào.
Mismatch & định luật Pelgrom
Sai khác ngẫu nhiên giữa hai transistor tỉ lệ nghịch với căn bậc hai diện tích: σ(ΔVth) ≈ A_Vth / √(W·L). Vì vậy transistor lớn hơn → mismatch nhỏ hơn → đây là cơ sở để tăng sizing nhằm cải thiện yield.
Input-referred offset
Offset quy đổi đầu vào chủ yếu đến từ mismatch cặp input M1/M2; mismatch của các cặp regen bị chia bớt bởi độ khuếch đại. Khi V_offset > DVBL, mạch quyết định sai bit — đây là giới hạn của vùng tín hiệu cực nhỏ.
Ảnh chụp thực tế từ Cadence ADE
Waveform, bảng PVT corner và kết quả Monte-Carlo — chụp trực tiếp trong môi trường thiết kế. Bấm để phóng to.
Hành trình thiết kế
OP/DC unit transistor
Đo Id, gm, Vth, gm/Id của NMOS & PMOS đơn (GPDK45, LVT). Rút ra NMOS mạnh hơn PMOS ~75% về gm → cơ sở định lượng cho sizing.
Logic sizing từ OP/DC
Sizing theo vai trò từng nhóm transistor, PMOS nhiều finger hơn NMOS ~1.6–1.8× để cân bằng strength.
Characterize StrongARM
Nominal sweep, VDD sweep, PVT corner và Monte-Carlo 500 mẫu. Xác lập mốc tham chiếu và làm rõ khác biệt nominal vs yield.
Double-tail dynamic latch
Khảo sát hướng tách input/latch, debug bằng waveform P/Q. Rút ra bài học về timing — không chọn làm topology chính.
Preamp-assisted + NAND SR-latch
Bring-up, tách clock PCH/PA_EN, tối ưu sizing PA4 → đạt 98.8% yield @30mV, vượt baseline.
Năng lực rút ra từ đồ án
Design
Tools & Tech
Analysis
Hà Toàn Phú
Sinh viên trường ĐH Bách Khoa — ĐHQG TP.HCM, đam mê thiết kế mạch tích hợp tương tự ở mức transistor. Đồ án này phản ánh cách tôi tiếp cận một bài toán IC: bắt đầu từ đặc trưng thiết bị, xây dựng nền tảng sizing có cơ sở, rồi đánh giá nghiêm ngặt qua nominal, PVT và Monte-Carlo thay vì chỉ dựa vào một waveform đẹp.
Điều tôi tâm đắc nhất không phải một con số yield cao, mà là một quy trình đánh giá trung thực — biết phân biệt khi nào mạch thực sự robust và khi nào chỉ là "may mắn ở điều kiện lý tưởng".